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Cadence PCB設(shè)計高級培訓(xùn) 

課程目標

高速PCB設(shè)計的潮流已經(jīng)滾滾而來，如何預(yù)防PCB板上出現(xiàn)的信號反射、串擾、電源/地平面干擾、

時序匹配以及電磁兼容性等一系列新問題好象突然間擋在了您的面前。如何應(yīng)對新的設(shè)計挑戰(zhàn)？

Cadence培訓(xùn)高級班將首先讓您了解這些問題產(chǎn)生的機理，并掌握其解決方法；然后講解并上

機練習(xí)Cadence的高速 PCB設(shè)計與仿真工具SPECCTRAQuest的使用。使您在硬件設(shè)計過程中，

能夠達到“設(shè)計即正確”的目的。

培訓(xùn)對象

在工作實踐中遇到了高速數(shù)字電路與高速PCB設(shè)計問題；對高速PCB設(shè)計感興趣的硬件工程師；

已經(jīng)具備一定的硬件開發(fā)經(jīng)驗，需要增加就業(yè)競爭力的在校碩士及博士研究生；具備非常扎實的

電子工程基本知識，并積累了相當程度的硬件工程師工作經(jīng)驗的在校本科生。

課程內(nèi)容

1 高速PCB設(shè)計中的理論基礎(chǔ)
    傳輸線理論、信號完整性（反射、串擾、過沖、地彈、振鈴等）、電磁兼容性和時序匹配等等。
2 SPECCTRAQuest設(shè)計流程
    2.1 Pre-Placement
    2.2 Board Setup Requirements for Extracting and Applying Topologies
    2.3 Database Setup Advisor
        —Cross-Section
        —DC Nets
        —DC Voltages
        —Device Setup . ??—SI Models
        —SI Audit

3 拓撲結(jié)構(gòu)的抽取與仿真 Extracting and Simulating Topologies
    3.1 Pre-Route Extraction Setup—Default Model Selection.
    3.2 Pre-Route Extraction Setup—Unrouted Interconnect
    3.3 Pre-Route Template Extraction
    3.4 SQ Signal Explorer Expert
    3.5 Analysis Preferences
    3.6 SigWave
    3.7 Delay Measurements

4 確定和施加約束 Determining and Adding ConstraintsSolution
    4.1 Solution SpaceAnalysis: Step 1 to 6
    4.2 Parametric Sweeps.
    4.3 Constraints :
        Topology Template Constraints
        Switch/Settle Constraints
        Assigning the Prop Delay Constraints
        Impedance Constraint
        Relative Propagation Delay